隨著高階 SoC 的核心電壓持續下探，系統對電源雜訊的容忍度已經被極度壓縮。在實務佈板時，面對 PDN 阻抗超標，許多工程師的第一反應往往是「多加幾顆電容」。但這種憑感覺的堆疊，不僅無端耗費 BOM 成本與寶貴的 PCB 空間，在物理特性上甚至可能幫倒忙。
本集約兩分多鐘短影片，CYENGS 將帶您從真實的物理元件特性出發，重新檢視去耦電容在高頻環境下的真實行為，協助您精準對齊 Target Impedance (目標阻抗)。
本集核心洞察 (Key Takeaways)
還原非理想元件的真實特性： 理想電容並不存在。實務設計必須精準掌握封裝與佈局帶來的寄生參數 (ESL / ESR)，才能準確評估其自共振頻率 (SRF) 在特定高頻頻段的真實壓制能力。
反諧振峰 (Anti-resonance peak) 陷阱： 當我們將不同容值的電容並聯時，往往會在其交界頻段產生「阻抗突波」。需留意此現象，能避免不當的電容配置反而將特定頻段的雜訊局部放大。
終結過度設計，最佳化佈板資源： 透過前端精準的 PI 模擬預測，在確保 PDN 阻抗達標的前提下，找出最高效的電容組合。不再為了「心安」而盲目放置冗餘元件，將空間還給更關鍵的高速走線。
[延伸閱讀] 電源完整性 PI 設計分析：降低 PDN 阻抗的關鍵 (1) Capacitor 電容器